Рознесена архітектура

Матеріал з Вікіпедії — вільної енциклопедії.
Перейти до: навігація, пошук

Рознесена архітектура — це термін в області комп'ютерних наук, що описує процесор з позачерговим виконанням заданих в інструкційному циклі процесора команд від остаточної дії в конвеєрі команд за допомогою буфера. Метою буфера є відокремлення доступу до пам'яті і функцій виконання в комп'ютерній програмі, і досягнення високої продуктивності за рахунок використання добре розробленого паралелізму між ними.[1] При цьому він ефективно приховує всю латентність пам'яті з точки зору процесора.

Великий буфер може, теоретично, збільшити пропускну здатність. Однак, якщо процесор зробить помилкове прогнозування розгалуження, то весь буфер буде видалений, з втратою циклів роботи і зменшенням ефективності. Більш того, великі буфери створюють більше тепла і займають більше місця. З цих причин дизайнери процесорів сьогодні дотримуються багатопоточного підходу до проектування.

Рознесена архітектура, як правило, не підходить для загальних обчислювальних цілей, оскільки вона погано підтримує насичений контрольними конструкціями код.[2] Насичений контрольними конструкціями код включає такі речі, як вкладені вітки, які часто зустрічаються в ядрі операційної системи. Рознесена архітектура відіграє важливу роль у плануванні архітектури «дуже довгого командного слова» (ДДКС/VLIW).[3]

Література[ред.ред. код]

  1. Smith, J.E. «Decoupled access/execute computer architectures», Computer Systems, ACM Transactions on; Volume 2, Issue 4, November 1984, Pages 289–308.
  2. Kurian, L.; Hulina, P.T.; Coraor, L.D.; «Memory latency effects in decoupled architectures». Computers, IEEE Transactions on Volume 43, Issue 10, Oct. 1994 Page(s):1129 — 1139.
  3. M. N. Dorojevets and V. Oklobdzija. Multithreaded decoupled architecture. Int. J. High Speed Computing, 7(3):465-- 480, 1995.