Clock gating

Матеріал з Вікіпедії — вільної енциклопедії.
Перейти до навігації Перейти до пошуку

Clock gating — технологія зменшення енегроспоживання в цифрових системах за рахунок заборони подачі синхросигналів на невикористовувані ланки схеми, виключаючи витрачання енергії на марне переключення їх елементів. Розміри відключуваних ланок можуть перебувати в широкому діапазоні: від окремого тригера до функціонального блоку і підсистем (наприклад, пам'яті, вводу-виводу, ЦП). Однак схеми, що відключають тактову частоту із занадто маленьких ланок або занадто часто, можуть споживати енергії більше, ніж економиться з їх допомогою

На нижньому рівні деталізації схем, якщо вхід регістра повинен відкриватися подачею керуючого сигналу, цей сигнал використовується для керування подачею тактових імпульсів на регістр через логічний вентиль. Таким чином, ємності вхідних елементів всіх тригерів регістра, при пасивному рівні керуючого сигналу, замінюються ємністю одного транзистора у вентилі. На рівні регістрових передач технологія автоматично реалізується засобами САПР, які транслюють вхідний опис в схему, що працює за вказаною вище принципом.

На рівні логічних блоків для реалізації технології використовуються системні підходи:

  • передвичесленням — використовується схема передвичесленням, яка на основі вхідних сигналів визначає логічні блоки, що не впливають на остаточний результат;
  • охороняймої[що це?] оцінки -  не впливає на результат, блоки визначаються по мірі обчислень на основі існуючих у схемі сигналів.

На рівні ядра процесора використовується детерминистичний метод для припинення тактових імпульсів від блоків процесора, що простоюють. Наприклад, інформація від попередніх етапів конвеєра використовується для призупинення наступних етапів.[джерело?]

Джерела[ред. | ред. код]

Література[ред. | ред. код]

  • Stefanos Kaxiras, Margaret Martonosi. Architectural Techniques for Low Power. — Morgan & Claypool Publishers, 2008. — 207 p. — (Synthesis Lectures on Computer Architecture Series) — ISBN 1598292080.