Синтез логіки

В електроніці, логічний синтез — процес за допомогою якого абстрактне описання бажаної поведінки електронної схеми, як правило на рівні передачі регістрів (RTL), перетворюється у конструкторську реалізацію в термінах логічних вентилів, як правило за допомогою комп'ютерної програми, що відноситься до класу засобів синтезування (англ. synthesis tool). Типовим прикладом цієї процедури є синтез проектів, описаних на мовах опису апаратури (англ. hardware description language), до яких відносяться VHDL та Verilog. Деякі засоби синтезування генерують бітові потоки для ПЛІС компонентів таких як PAL або FPGA, в той час як інші мають ціль створювати ASIC компоненти. Логічний синтез є одним із аспектів автоматизації проектування електронних систем.

Див. також

• Бінарна діаграма рішень

Джерела

• Electronic Design Automation For Integrated Circuits Handbook, by Lavagno, Martin, and Scheffer, ISBN 0-8493-3096-3 A survey of the field of Electronic design automation. The above summary was derived, with permission, from Volume 2, Chapter 2, Logic Synthesis by Sunil Khatri and Narendra Shenoy.
• A Consistent Approach in Logic Synthesis for FPGA Architectures, by Burgun Luc, Greiner Alain, and Prado Lopes Eudes, Proceedings of the international Conference on Asic (ASICON), Pekin, October 1994, pp. 104–107.

Література

• Jie-Hong (Roland) Jiang, Srinivas Devadas (2009). Logic synthesis in a nutshell. У Laung-Terng Wang; Yao-Wen Chang; Kwang-Ting Cheng (ред.). Electronic design automation: synthesis, verification, and test. Morgan Kaufmann. ISBN 978-0-12-374364-0. chapter 6.
• Gary D. ....Hachtel; Fabio Somenzi (1996). Logic synthesis and verification algorithms. Springer. ISBN 0-7923-9746-0. also as published as softcover ISBN 0-387-31004-5 in 2006
• Soha Hassoun; Tsutomu Sasao, ред. (2002). Logic synthesis and verification. Kluwer. ISBN 978-0-7923-7606-4.