Active-HDL

Матеріал з Вікіпедії — вільної енциклопедії.
Перейти до: навігація, пошук

Active-HDL — середовище розробки, моделювання та верифікації проектів для програмованих логічних інтегральних схем, розроблене фірмою Aldec[1]. Перша версія програмного забезпечення вийшла в 1997 році.

Програма дозволяє створювати описи пристроїв за допомогою мов опису апаратури, а також за допомогою структурних схем. Спочатку програма підтримувала тільки мову VHDL, але з часом додалася підтримка мов Verilog і SystemC[2].

Програми також дозволяє створювати графічні моделі кінцевих автоматів[3] та конвертувати HDL опис в графічні структурні схеми і назад.

Програма забезпечена потужним ядром моделювання. Підтримується спільна робота з програмами MATLAB і Simulink[4].

Примітки[ред.ред. код]