Active-HDL

Матеріал з Вікіпедії — вільної енциклопедії.
Перейти до навігації Перейти до пошуку

Active-HDL — середовище розробки, моделювання та верифікації проектів для програмованих логічних інтегральних схем, розроблене фірмою Aldec[1]. Перша версія програмного забезпечення вийшла в 1997 році.

Програма дозволяє створювати описи пристроїв за допомогою мов опису апаратури, а також за допомогою структурних схем. Спочатку програма підтримувала тільки мову VHDL, але з часом додалася підтримка мов Verilog і SystemC[2].

Програми також дозволяє створювати графічні моделі кінцевих автоматів[3] та конвертувати HDL опис в графічні структурні схеми і назад.

Програма забезпечена потужним ядром моделювання. Підтримується спільна робота з програмами MATLAB і Simulink[4].

Примітки[ред. | ред. код]

  1. FPGA Design Creation and Simulation
  2. FPGA World News & file = article & sid = 131 Aldec releases Active-HDL 6.3 with integrated SystemC[недоступне посилання з вересня 2019]
  3. Aldec.com State Machine Editor Overview Архівовано 14 червень 2010 у Wayback Machine.
  4. EMA Design Solutions Aldec Active HDL Архівовано 6 січень 2011 у Wayback Machine.