Nehalem (мікроархітектура): відмінності між версіями
[неперевірена версія] | [неперевірена версія] |
Shynkar (обговорення | внесок) |
KLBot2 (обговорення | внесок) |
||
Рядок 18: | Рядок 18: | ||
== Див. також == |
== Див. також == |
||
*[[Тік-так (стратегія)]] |
*[[Тік-так (стратегія)]] |
||
[[en:Nehalem (microarchitecture)]] |
|||
[[Категорія:Процесори Intel]] |
[[Категорія:Процесори Intel]] |
Версія за 12:50, 7 червня 2013
Nehalem - кодова назва мікроархітектури процесора Intel, наступник Cоrе мікроархітектури. Nehalem процесори використовують 45-нм техпроцес. Система з двома процесорами Nehalem була представлена на Форумі Intel для розробників у 2007 році. Перший процесор, випущений з архітектурою Nehalem в листопаді 2008 року, був десктоп-процесор Core i7.
Nehalem докорінно відрізняється від Netburst, зберігаючи при цьому деякі з незначних особливостей останнього. Мікропроцесори на основі Nehalem використовують більш високі тактові частоти і є більш енергоефективними, ніж Penryn мікропроцесори. Знову вводиться Hyper-threading, поряд зі зниженням обсягу кеш-пам'яті L2, а також збільшенням кеш-пам'яті L3, що є загальним для всіх ядер. Nehalem була замінена на мікроархітектуру Sandy Bridge, випущену в січні 2011 року.
Нововведення
Процесори Nehalem містять не менш 731 млн транзисторів, що на 10% менше, ніж у процесорів Yorkfield. Але площа кристала значно збільшилася в порівнянні з попередником - з 214 до 263 мм ².
Архітектура Nehalem побудована на базі Core, але містить такі кардинальні зміни, як:
- Вбудований контролер пам'яті, що підтримує 2 або 3 канали DDR3 SDRAM або 4 канали FB-DIMM
- Нова шина QPI, що прийшла на зміну шині FSB (тільки в процесорах для LGA 1366; процесори для LGA 1156 використовують шину DMI)
- Можливість випуску процесорів з вбудованим графічним процесором (в бюджетних рішеннях на базі 2-х ядерних процесорів)
- На відміну від Kentsfield і Yorkfield, які складаються з двох кристалів по 2 ядра в кожному, всі 4 ядра Bloomfield знаходяться на одному кристалі
- Додано кеш 3-го рівня
- Додана підтримка SMТ (організація 2-х логічних ядер з 1 фізичного)